先進的なチップメーカー 3 社が CFETS (相補型電界効果トランジスタ) を実証したことで、将来のプロセッサのトランジスタ密度をほぼ 2 倍にするというビジョンが具体化し始めています。 CFETは、CMOSロジックに必要な2種類のトランジスタを積層した単一構造です。今週サンフランシスコで開催された IEEE 国際電子デバイス会議で、インテル、サムスン、TSMC は、トランジスタ開発の次のステップの実現に向けた進捗状況を披露しました。
チップ企業は、2011 年以来使用されている FinFET デバイス構造から、ナノシートまたはオールゲート トランジスタへの移行を進めています。これらの名前は、トランジスタの基本構造を反映しています。 FinFET では、ゲートが垂直シリコン フィンを流れる電流を制御します。ナノシート デバイスでは、フィンが一連のリボンに切断され、それぞれがゲートで囲まれています。 CFET は本質的に、背の高いシリコン ストリップのスタックであり、半分が一方のデバイスに、半分がもう一方のデバイスに使用されます。 Intel のエンジニアは、IEEE Spectrum マガジンの 2022 年 12 月号で、このデバイスは 2 種類のトランジスタ (FET と pFET) を 1 つの統合プロセスでスタックしていると説明しました。
専門家は、CFET は 7 ～ 10 年以内に市販されるだろうと予測していますが、それまでにやるべきことはまだたくさんあります。
インテルは、CFET の実証を行った最初の 3 社のうちの 1 社であり、2020 年に IEDM で初期バージョンを発表しました。今回、インテルは、CFET の最も単純な回路であるインバーターに関する複数の改善を報告しました。 CMOS インバーターは、スタック内の両方のデバイスのゲートに同じ入力電圧を送信し、入力の論理反転である出力を生成します。
Intelのコンポーネント研究グループのチーフエンジニア、マルコ・ラドサブリェビッチ氏は会議前に記者団に対し、「インバーターは1枚のフィンで完成する。最大拡張すると、そのサイズは通常のCMOSインバーターの50％になる」と語った。
Intel のインバータ回路は、上部と下部のトランジスタ (黄色) を接続する新しい方法と、シリコンの下からトランジスタの 1 つ (灰色) にアクセスする新しい方法に依存しています。
問題は、2 つのトランジスタをインバータ回路に積層するために必要なすべての相互接続ラインをまとめて配置すると、面積の利点が無効になってしまうことです。コンパクトさを保つために、Intel はスタックされたデバイスに接続する際の輻輳の一部を排除しようとしています。今日のトランジスタでは、すべての接続がデバイス自体の上から行われます。しかし、インテルは今年後半に、シリコン表面の上下両方に相互接続を可能にする裏面電力伝送と呼ばれる技術を使用する予定だ。この技術を使用すると、下部トランジスタが上ではなく下から接続され、回路が大幅に簡素化されます。結果として得られるインバータは、コンタクト ポリピッチ (CPP、あるトランジスタのゲートから次のトランジスタのゲートまでの最小距離) と呼ばれる密度品質を備えており、これは 60 ナノメートルです。現在の 5nm ノード チップの CPP は約 50nm です。
さらにインテルは、デバイスあたりのナノシートの数を 2 から 3 に増やし、2 つのデバイス間の間隔を 50 ナノメートルから 30 ナノメートルに減らし、改善されたジオメトリを使用してデバイスのさまざまな部分を接続することにより、CFET スタックの電気特性を改善しました。
Intelの60nmよりも小さいフォームファクタを使用して、Samsungは48nmおよび45nmコンタクトマルチピッチ(CPP)の結果を示しましたが、これらの結果は完全なインバータではなく個々のデバイスに関するものでした。サムスンの 2 つのプロトタイプ CFET のうち小さい方の性能は低下しましたが、重大な問題ではなく、同社の研究者らは製造プロセスの最適化によって問題が解決されると考えています。
サムスンの成功の鍵は、積層された pFET および nFET デバイスのソースとドレインを電気的に分離できることです。適切な絶縁がないと、Samsung が 3 次元積層型電界効果トランジスタ (3DSFET) と呼ぶデバイスから電流が漏れる可能性があります。この分離を達成するための重要なステップは、ウェット化学薬品を使用するエッチングステップを新しいタイプのドライエッチングに置き換えることです。これにより、良好なデバイスの歩留まりが 80% 向上します。
Intel と同様に、Samsung もスペースを節約するためにシリコンの下からデバイスの底面に触れています。ただし、この韓国のチップメーカーは、インテルの 3 枚のナノシートではなく、各ペアのデバイスに 1 枚のナノシートのみを使用している点でアメリカの企業とは異なります。研究者らによると、ナノシートの数を増やすとCFETの性能が向上するという。
サムスンと同様に、TSMC は産業上適切な 48nm ピッチの達成に成功しました。そのデバイスをユニークなものにしているのは、上部デバイスと下部デバイスの間に誘電体層を作成してそれらの間の絶縁を維持する新しいアプローチです。ナノシートは通常、シリコンとシリコンゲルマニウムの交互層から形成されます。プロセスの適切なステップ中に、シリコン ゲルマニウム特有のエッチング方法によりこれらの材料が除去され、シリコン ナノワイヤが解放されます。 TSMC は、シリコン ゲルマニウム層を使用して 2 つのデバイスを分離します。シリコン ゲルマニウム層が他のシリコン ゲルマニウム層よりも速くエッチングされることを知っているため、ゲルマニウム含有量が特に高いシリコン ゲルマニウム層を使用します。このようにして、シリコンナノワイヤを解放する前に、いくつかのステップで絶縁層を作成できます。