Intelが最近正式にリリースしたCore Ultra Series 3「Panther Lake-H」モバイルプロセッサーの実際のウェハー写真がKurnal Insightsによってマークされ、チップの内部構造とプロセス分布が明らかになりました。前世代の Arrow Lake-H および Meteor Lake と同様に、Panther Lake-H は「分離された」設計アイデアを継続していますが、Lunar Lake の分割計画に近づいています。つまり、SoC チップが CPU メイン コンピューティング クラスターと低電力アイランド、NPU およびメイン メモリ コントローラーを管理し、独立したグラフィック チップが Xe コア ディスプレイ コンピューティング ユニット専用となり、I/O チップがさまざまなプラットフォーム I/O コンポーネントを統合します。
レポートによると、Panther Lake-H の SoC チップレットは Intel の 18A プロセスを使用して製造されています。主流の薄型軽量ノートブック用の Panther Lake-H バージョンでは、グラフィックス チップは 4 つの Xe コアを統合し、Intel 3 プロセス上に構築されています。一方、独立したグラフィックスを持たず、コア ディスプレイのパフォーマンスを重視したモデル向けのウルトラポータブル Panther Lake-U バージョンは、12 Xe コアを備えた大型のグラフィックス チップを使用し、TSMC N3E プロセスに切り替えます。 I/O チップレットは、Arrow Lake の TSMC の N6 プロセス ノードを引き続き使用します。
物理構造の観点から見ると、Panther Lake-H は 4 つのチップレットで構成されています。Intel の 22nm プロセスに基づくベース チップレットは「インターポーザ」として機能し、上のチップレット間に高密度のマイクロ相互接続を提供する役割を果たします。コンピューティング チップレット、グラフィックス チップレット、および I/O チップレットが順番にスタックされます。 3 つのコア チップレットはレイアウト上「接続」されていますが、全体の輪郭は規則的な長方形ではないため、インテルは追加の「フィラー タイル」でその形状を埋め、ヒートシンクが均等に収まるようにパッケージ全体の上部が規則的な長方形を形成するようにしています。
コンピューティング チップレットはプロセッサ全体の中で最も大きな部分で、サイズは約 14.32 mm × 8.04 mm、総面積は約 115 平方ミリメートルです。この領域には 16 個の CPU コアが統合されており、6 個の Cougar Cove パフォーマンス コア (P コア) + 8 個の Darkmont エネルギー効率の高いコア (E コア) + 4 個の低電力アイランド E コアの組み合わせを使用します。メイン コンピューティング クラスターは、6 つの P コアと 2 セットの E コア クラスターで構成され、リング バス (リングバス) を介して相互接続され、18 MB のレベル 3 キャッシュ (L3) を共有します。
キャッシュ構成に関しては、各 Cougar Cove P コアには 3 MB の 2 次キャッシュ (L2) が付属し、Darkmont E コア クラスターの 2 つのグループは 4 MB の L2 を共有します (4 コアの各グループが共有されます)。低電力アイランドの E コアは同じコンピューティング チップ上にありますが、メイン コンピューティング クラスターのリング バスには直接接続されていません。代わりに、オンチップ スイッチング ファブリックを通じてメイン クラスタと通信します。周波数に関しては、P コアの最大コア周波数は 5.10 GHz、メインの E コアの最大周波数は 3.80 GHz です。低電力アイランド E コアは、ベース周波数が低く、最大 3.70 GHz まで増加します。これは 4 つのコアのグループでもあり、4 MB の L2 キャッシュを共有します。
CPU コアに加えて、コンピューティング チップレットには、メモリとの間のデータ アクセスをバッファリングする 8 MB 容量の「メモリ側キャッシュ」をフロントエンドに備えたメイン メモリ コントローラも統合されています。メモリ I/O 部分はデュアルチャネル DDR5 および LPDDR5X をサポートし、最大 9600 MT/s のデータ転送速度を実現します。さらに、この小さなチップには、それぞれ 1.5 MB のキャッシュを備えた 3 つのニューラル コンピューティング エンジン (NCE) を含む、インテルの次世代 NPU 5 ニューラル ネットワーク ユニットも組み込まれており、ローカル AI 推論タスク用に合計 4.5 MB のオンチップ ワーク キャッシュになります。残りのチップスペースは、メディアコーデックエンジンやディスプレイ制御エンジンなどの主要なディスプレイユニットのレイアウトに使用される可能性があります。
グラフィックスチップレット部分については、TSMCのN3Eプロセスに基づくより大きなバージョンが示されており、物理サイズは約8.14mm×6.78mm、総面積は約55.18平方ミリメートルです。このチップには、GPU フロントエンド ロジック、12 個の Xe コア、および 16 MB の L2 キャッシュが統合されています。 Panther Lake で使用されるコア グラフィックス アーキテクチャは、Xe3「Celestial」シリーズに属しており、エネルギー効率の高いグラフィックスと AI ワークロード向けのインテルの新世代統合グラフィックス アーキテクチャです。
I/O チップレットは、サイズが約 12.44 mm × 4 mm、総面積がほぼ 49.76 平方ミリメートルの細長いストリップ構造を呈し、TSMC N6 プロセスを使用して製造され続けています。この領域には、PCIe ルート コントローラーと完全な Thunderbolt 5/USB4 v2 ホスト ルーターが統合されています。公式 I/O 機能には、4 つの PCIe 5.0 レーン、8 つの PCIe 4.0 レーン、2 つの Thunderbolt 5 インターフェイス、および統合された Wi-Fi 7 + Bluetooth 5.4 ワイヤレス コントローラーが含まれます。
全体として、Core Ultra シリーズ 3「Panther Lake-H」は、マルチスモール チップ パッケージングの路線を継続しながら、18A、Intel 3、TSMC N3E/N6 などの複数のプロセスの連携、および CPU、ラージコア ディスプレイ、NPU の緊密な統合を通じて、次世代の薄型軽量ノートブックおよび高性能モバイル プラットフォーム向けに、より細分化されたパフォーマンスとエネルギー効率の組み合わせを提供します。 OEM メーカーにとって、このより柔軟な SoC/グラフィックス/I/O 分割ソリューションは、さまざまな価格帯や位置付けのノートブック製品ラインに、より洗練された仕様マッチングスペースをもたらすことが期待されます。