IBMは最近、0.7ナノメートル、つまり7オングストロームのノードの新しいトランジスタ・アーキテクチャをコアとする世界初のサブ1ナノメートル（サブ1nm）チップ技術の発売を発表した。同社は、この成果は、半導体業界が従来の製造プロセスの物理的限界に近づく中、引き続き性能とエネルギー効率の向上が期待されていることを示すものであると述べた。
IBMによると、このチップは爪ほどの大きさのチップに約1000億個のトランジスタを集積でき、2021年に発売予定の2ナノメートルチップのほぼ2倍の密度となる。関連技術は一連の構造・材料革新、特にチップ製造を原子スケールに近い時代に進めることを目的としたIBMが提案する3次元「ナノスタック」アーキテクチャに依存している。
IBMによると、公開された技術結果では、この新しいプロセスは2nmノードチップと比較して最大50％のパフォーマンス向上または70％のエネルギー効率向上をもたらし、生成AI、クラウドインフラ、次世代電子機器などのシナリオに適していることが示されているという。 IBMの研究責任者、ジェイ・ガンベッタ氏は、この画期的な進歩は、チップ技術がナノメートル時代から原子スケールに移行しつつあることを意味し、コンピューティング能力の次の段階の基礎を築くことになると述べた。
「ナノスタック」は、IBM によって、業界初の既知の 3 次元ナノシートベースのトランジスタ設計であると説明されています。このアーキテクチャでは、3D 順次集積を使用して、トランジスタを垂直に積み重ね、互い違いに配置することで、単位チップあたりのトランジスタ数を増やします。また、異なる積層層で異なる材料の組み合わせを使用して、トランジスタの各層の性能と消費電力を最適化することもできます。
IBMはまた、このアーキテクチャは、極薄誘電体接合のCMOS統合、デュアルチャネルエンジニアリング能力の実証、期待されるスイッチング性能を備えたCMOSインバーターの機能検証を通じて、その実用的な製造と計算上の実現可能性を証明したと述べた。同時に、VLSI 2026でIBMが発表した新しい研究では、NanostackアーキテクチャによりSRAMのスケーリングが40%向上し、高度なAIワークロードの高帯域幅データ要件を満たすのに役立つことが示されています。
IBMは、ロジック技術が初めて1ナノメートルノードを下回り、チップ製造プロセスが「オングストロームレベル」のスケーリング段階に入りつつあると指摘した。同社は、現在、ノード名は正確な物理的寸法よりも製造世代を表しているものの、同社の 0.7nm テクノロジーは依然として継続的なスケーリングが可能であることを証明し、少なくとも今後 10 年間のプロセス進化のロードマップを提供すると考えています。
産業レイアウトの観点から、IBMは、この研究開発はニューヨーク州アルバニーの半導体研究施設で完了し、将来的には高NA EUVリソグラフィー装置が設置される予定であると述べた。 IBMはまた、Lam Research、東京エレクトロニクス、SCREEN Semiconductor Solutionsなどのパートナーと協力して高NA EUVプロセスおよびツールの開発を進めており、関連作業により実用的なデバイスが生み出されたと述べた。
IBMはまた、同社が最近、世界初の純粋量子ファウンドリであるAnderonを設立すると発表したことにも言及した。 IBMによれば、Nanostackテクノロジーは早ければ今後5年以内にサブ1ナノメートルノードのアプリケーションに参入すると予想されており、関連する量産パスは早ければ今後5年程度で現れると予想されます。