イリノイ大学アーバナシャンペーン校の研究チームは最近、シリコンチップ上に3つのアクティブシリコン回路層を垂直に積層し、約98％から100％のトランジスタ歩留まりを達成することに成功したと発表した。これは、物理的限界に近づくムーアの法則の文脈において、チップのコンピューティング電力密度を高めるための新しい工学的道を提供すると考えられています。 

この成果は、グレンジャー工学院材料科学工学科の教授 Qing Cao 氏のチームによって完成されました。核となるアイデアは、二次元平面上でデバイスのサイズを縮小し続けることではなく、回路を「上方に構築」し、単結晶シリコン膜を低温で一層ずつ積層することによってシングルチップの三次元集積構造を構築することである。

過去 60 年間、ムーアの法則で説明される「トランジスタ数の定期的な 2 倍化」は、平坦なシリコン ウェーハ上のデバイスのフィーチャ サイズの継続的な縮小に依存してきましたが、現在、この縮小パスは量子効果とシリコン材料自体の特性による厳しい制約に直面しています。 Cao Qing氏は、コンタクトゲート間隔などの重要なプロセスパラメータの観点から、現代​​のプロセスにおけるトランジスタは「小型化するのが難しい」と指摘した。問題はもはやプロセス意欲ではなく、「シリコンの固有の材料特性と量子力学の基本法則に左右される」ということだ。

これに関連して、3 次元統合は、コンピューティング密度を向上し続けるための重要な方向性の 1 つとみなされます。ロジックセルとメモリセルを垂直方向に積層することにより、チップ設計者は同じ設置面積内により多くのトランジスタを収容できるだけでなく、層間の相互接続パスを大幅に短縮することができるため、帯域幅が増加し、待ち時間が短縮されます。現在、業界は高帯域幅メモリ (HBM) や AMD の 3D V キャッシュなどの製品にスタック チップ テクノロジを採用しています。ただし、これらのソリューションのほとんどは、ウェーハまたはダイ間の接合に依存しています。シリコン貫通ビア (TSV) のサイズと位置合わせ精度によって制限されるため、層間相互接続密度には依然として上限が存在します。

既存の積層技術とは異なり、Cao​​ Qing氏のチームは「モノリシック3D統合」のアイデアを採用している。つまり、回路層と金属配線層が完成した基板の表面にアクティブ単結晶シリコンデバイスの新しい層を直接構築し、高密度の金属スルーホールを通じて微細な垂直配線を実現する。このアイデアは長い間、熱収支の影響を受けてきました。従来の高性能シリコンプロセスでは摂氏 1,000 度に近い高温が必要となることが多く、業界では一般に、回路と金属の最初の層が完成すると、摂氏約 400 度を超える加熱は既存の構造に許容できない損傷を引き起こすと考えています。この問題を回避するために、新しい材料を使用して上層デバイスを作成する研究も行われていますが、これらのデバイスは一般に下層のシリコンほど高速で信頼性が低く、全体的なパフォーマンスに影響を与えます。

Cao Qing のチームは単結晶シリコンの使用を継続することを選択しましたが、「ウェーハのロード方法」を変更しました。研究者らはまず、ドナーウェハ上に極薄の単結晶シリコンナノフィルムを作製し、ウェハからそれらを剥がして独立した自立フィルムにした後、「ラミネート機」と同様のロールツーロール転写プロセスを使用して、これらのフィルムを処理済みのターゲットウェハの表面に摂氏200度以下の温度でラミネートした。単結晶構造を維持しているため、これらの膜は、モノリシック三次元集積化の厳しいサ​​ーマルバジェット要件を満たしながら、デバイス処理後に従来の高温シリコントランジスタと同様の電気特性を示します。

デバイス構造の物理的形状も大きな利点です。約500～700ミクロンの厚さのウェーハ全体を扱う必要がある従来の積層技術とは異なり、研究チームが使用するシリコンナノフィルムの厚さはわずか約10ナノメートルだ。このスケールでは、シリコン フィルムがたわみ、下にある回路表面の小さな凹凸に適合することができるため、よりしっかりとフィットすることができ、リジッド ウェーハのボンディングによく見られるボイドやボイドのリスクが軽減されます。研究チームは、この形式はプロセスフローを簡素化し、コストの可能性を下げ、ウェーハレベルの量産へのスケールアップにさらに役立つと指摘しました。

プロセス温度を安全な範囲内にさらに制御するために、チームはトランジスタのアーキテクチャにも調整を加えました。従来のCMOSプロセスは、ソース・ドレイン接合領域を形成するために複数の高温ドーピングに依存していますが、この研究では、積層前に超薄シリコン膜に高濃度かつ均一にドーピングを行い、その後ゲートを通じてチャネル全体を制御する「接合レス・トランジスタ」ソリューションを使用しています。極薄のチャネル厚は効果的なゲート制御機能の実現に役立ち、また、導電性能とプロセスの達成可能性を考慮して、高いドーピングレベルは接触抵抗の低減に役立ちます。

これに基づいて、研究チームは、単一チップ上に各層に625個のトランジスタを含む3層の回路を積層し、垂直金属配線を介して3層構造を完全な回路に直列接続した。テスト結果は、出力電流密度などの重要な指標において、3 層トランジスタが従来の高温プロセスのバルク シリコン デバイスと同等であることを示しています。同時に、チップ範囲内で良好な一貫性と非常に高い歩留まりを示します。デバイスの性能は、代替材料を使用したモノリシック三次元デバイスよりも少なくとも 3 ～ 4 倍優れています。これらの積層デバイスに基づいて、チームは 3 次元論理回路とスタティック ランダム アクセス メモリ (SRAM) セルのプロトタイプ検証を達成しました。

SRAM の例は、3 次元統合のアーキテクチャ上の利点を直感的に反映しています。 Cao Qing 氏は、CPU や GPU で広く使用されているスタティック ランダム アクセス メモリを例に挙げると、従来の SRAM では 1 ビットの情報を保存するために 6 つのトランジスタを同一平面上に配置する必要があると述べました。垂直統合により、これら6つのデバイスを多層に分散させることができ、「郊外の住宅地を高層ビルに置き換えてパイを広げるようなもの」だ。層間通信の効率を向上させながら、同等の機能を維持したまま占有面積を大幅に削減できます。

研究チームは、今回の成果の意義は実験室での一回限りの実証ではなく「大量生産」にあると強調した。現在実証されている3層構造ではデバイス歩留まりが98%～100%に達しており、デバイス間の性能ばらつきも小さい。理論的には、このプロセスでは、高速性と一貫性を維持しながら、既存の 3 つの層の上にさらに多くの回路層を積層し続けることもできます。これは、プロセスをファウンドリに移管し、将来的に実際の半導体生産ラインに移行するための基礎を築きます。

このプロジェクトは、イリノイ大学グレンジャー工学部傘下の加速性能を備えた先端半導体チップセンターによって推進されています。同センターの産業パートナーには、IBM、インテル、TSMCなどの大手チップ企業が含まれる。研究者らは現在、このシングルチップ三次元集積単結晶シリコン技術を工業グレードのファウンドリシステムに導入することを計画している。実装が成功すれば、ポストシリコン時代のムーアの法則の新たな拡張形を模索し、将来的には商用チップとして「上向きに成長」するこの新しい三次元シリコンチップが期待される。