要約:
インテルは最近、Hot Chips カンファレンスで、次世代 Xeon 7 サーバー プロセッサ プラットフォーム Diamond Rapids (コード名 DMR) の技術的な詳細を発表しました。このプラットフォームは当初、最大構成 192 コアと 16 メモリ チャネルで 2026 年に発売される予定でしたが、2027 年に延期されることが確認されました。同時に、インテルは主力モデルのコア数をさらに 256 パフォーマンス コアに増やし、同じく最大 256 コアを備えた AMD の第 6 世代 EPYC Venice シリーズを直接ベンチマークしました。
より広範なサーバー市場をターゲットとしたこれまでの製品とは異なり、Diamond Rapids はハイパフォーマンス コンピューティングに焦点を当てます。このプラットフォームは、業界では同時マルチスレッディング (SMT) と呼ばれることが多いハイパースレッディング テクノロジを完全に廃止し、ハイコア市場向けにハイエンド AP バージョンのみを提供します。当初計画されていた 8 チャンネルの Diamond Rapids-SP 製品はキャンセルされました。したがって、DMR は AMD の製品ラインのすべてのレベルをカバーするわけではありませんが、HPC 市場のトップを争うことに焦点を当てます。
インテルの後続の Coral Rapids 製品では、ハイパー スレッディング テクノロジが再導入されることが期待されており、新世代の SP シリーズ プロセッサが導入される可能性があります。ただし、アーキテクチャの複雑さという点では、Diamond Rapids は現在でも Intel の最も洗練された Xeon プロセッサの 1 つです。その設計思想は、ある程度、AMDが2019年にEPYC Romeとともに導入したモジュラーチップレット路線を彷彿とさせます。つまり、コンピューティング、I/O、メモリ機能を分割し、さまざまな製品ニーズに応じてそれらを柔軟に組み合わせるというものです。数世代の製品を検討した結果、Intel は最終的に自社にとってより適したマルチコア統合方法を見つけたようです。
単一の Diamond Rapids プロセッサは最大 22 個のコアで構成でき、コンピューティング能力、キャッシュ容量、メモリ構成のニーズに応じて増減できます。これらのコアは主に 3 つのカテゴリに分類されます。Intel 18A-P プロセスを使用して製造された最大 16 個のコンピューティング コア、Intel 3-T プロセスを使用して製造された 4 個のコンピューティング ビルディング ブロック基本コア、および Intel 3 プロセスに基づく 2 個のスケーラブルなファブリック ハブ コアであり、システムのさまざまな部分の接続を担当します。
このうち、18A-P はインテルの 18A プロセスの改良版であり、2nm レベルのプロセス技術に属します。 Intel は、同じパフォーマンスの下で、このプロセスにより消費電力を 18% 削減できると主張しています。同じ消費電力の下で、最大 9% のパフォーマンス向上をもたらすことができます。プロセスの向上に加えて、Diamond Rapids は新しいパフォーマンス コア マイクロアーキテクチャも採用するため、実際のパフォーマンスはコア IPC の改善にも影響されます。
各コンピューティング コアには、最大 16 個のコアとそれに対応する L2 キャッシュが統合されています。これらのコンピューティング コアは、Foveros 3D ダイレクト ハイブリッド ボンディング テクノロジを使用して、コンピューティング ビルディング ブロックのベース コアの上に最大 4 つ積層されます。基本チップには L3 キャッシュが統合されており、各コンピューティング ビルディング ブロックは 320 MB の L3 キャッシュを提供し、最上位の Diamond Rapids モデルの合計 L3 キャッシュ容量は最大 1.28 GB です。
インテルは、コンピューティング モジュールを I/O およびメモリ モジュールに接続するために EMIB 組み込みマルチコア インターコネクト ブリッジを使用しません。代わりに、UCIe-S スタイルに近いパッケージング相互接続ソリューションを採用しており、シリコン ブリッジではなく有機パッケージング基板を介してデータを送信します。 Intel は、この新しいダイ アーキテクチャを「ファンアウト インターコネクト アーキテクチャ」と呼んでいます。
2 つのスケーラブルなファブリック ハブ チップは、メモリ コントローラーと I/O インターフェイスを統合します。その設計コンセプトは、AMD の最近世代の EPYC サーバー プロセッサの I/O ダイに似ています。このようなダイを複製することで、インテルはメモリ チャネルと相互接続機能を拡張できます。 2 つのファブリック ハブは、合計で最大 16 の DDR5 メモリ チャネルを提供できます。標準の DDR5 メモリ速度は最大 8000MT/s に達し、MRDIMM を使用すると 12800MT/s に達することがあります。
拡張された接続性の観点から、Diamond Rapids は 8 つの PCIe 4.0 レーンに加えて、最大 128 の PCIe 6.0、CXL 3、または UPI 3 レーンをサポートしており、オンボード ネットワーク、USB、またはベースボード管理コントローラーなどの補助 I/O デバイスに使用できます。
この設計には、メモリ アクセス方法に対する Intel の調整も反映されています。以前の Granite Rapids-AP は、デフォルトで 3 つの Non-Uniform Memory Access (NUMA) ノードとして存在していましたが、Xeon 7 Diamond Rapids は、Unified Memory Access (UMA) アーキテクチャの提供を目指しています。新しいパッケージング相互接続方法により、コンピューティング ビルディング ブロックは 2 つのファブリック ハブと直接通信できるため、追加のジャンプによる異なる I/O モジュールへのアクセスの問題が回避されます。インテルは、この設計が UMA の実現に役立つだけでなく、高度なパッケージングのコストの制御にも役立つと考えています。
ただし、DMR プラットフォームにはまだ発表されていない重要なパラメーターがまだ多くあります。 Intel はコアの最大周波数については明らかにしておらず、Granite Rapids と比較した新しいパフォーマンス コアの IPC の向上についても明らかにしていません。キャッシュレベルの具体的な内容も限られており、現時点ではL3キャッシュ容量のみが非常に大きいことが確認できている。
命令セットに関しては、Diamond Rapids は更新された AMX マトリックス拡張命令をサポートし、機械学習タスクを実行する際の CPU の効率を向上させる FP8 サポートを追加します。このプロセッサは、AVX 10.2 を完全にサポートする最初の製品の 1 つでもあります。 AVX 10.2 は、インテルの初期の AVX-512 実装のいくつかの制限を改善することを目的としており、ハイパフォーマンス コンピューティングおよびスーパーコンピューティング アプリケーションにとって非常に重要です。
UMA がデフォルト構成になることが予想されていますが、多数のコアをより小さなリソース ドメインに分割する必要がある HPC ワークロードにとって、NUMA サポートは依然として重要です。 Intel は DMR が NUMA パーティショニングをどのように実装するかについてまだ詳細を明らかにしていませんが、アーキテクチャの観点から見ると、理論的にはプロセッサを 2 つ、4 つ、またはそれ以上のサブ NUMA クラスタに分割することができます。この機能を開くかどうかは、主に BIOS 設定に依存します。
製品の層別化も未解決の問題です。現在、Intel が 256 コアと 192 コアのバージョンを発売することが知られていますが、コア数がどの程度削減されるかは不明です。理論上、インテルは、1 つのコンピューティング ビルディング ブロックと 16 コアのコンピューティング コアのみを備えたバージョンに製品を調整できます。しかし、より現実的な判断は、Diamond Rapids の最小構成は 64 コアから 128 コアの間に収まる可能性があるということです。
公開された仕様から判断すると、Diamond Rapids は、Intel の近年のハイエンド Xeon の中で最も競争力のある世代になると予想されます。 AMD の Venice EPYC と Intel の DMR は両方とも、最大 256 個のコア、16 個のメモリ チャネル、1GB を超える L3 キャッシュ、および同様の相互接続機能を提供します。双方の主力製品の熱設計消費電力も約 600W になると予想されます。
Intel の明らかな欠点は、ハイパースレッディング テクノロジを備えていないことです。スレッド数に大きく依存する一部のワークロードでは、両者のコア パフォーマンスが同等であっても、AMD が SMT で 2 桁のパフォーマンス上の優位性を達成できる可能性があります。しかし、HPC の世界では、ハイパースレッディングが常にメリットをもたらすわけではありません。たとえば、世界中のスーパーコンピューターをランク付けするために使用される HPL ベンチマークは、通常、必ずしもハイパー スレッディングの恩恵を受けるわけではありません。 Arm は以前、同期マルチスレッドはシナリオによっては良いことよりも害を及ぼす可能性があるとさえ述べています。
これにより、Diamond Rapids は、AI 生成をホストする Python コード実行環境や、C および Rust コードをコンパイルして実行するための分離コンテナーなど、低レイテンシの AI エージェント サンドボックス プロセッサーとして Intel によって位置づけられる可能性もあります。しかし、たとえそうであっても、特に Nvidia が自社開発の Vera CPU を AI システムの優先ホスト側プロセッサとして推進している状況では、DMR が Intel の大量生産製品にならない可能性が高いです。
結局のところ、ダイヤモンド ラピッズの市場パフォーマンスは依然として価格とコストパフォーマンスに依存します。 AMD が EPYC Rome を発売したとき、シングルコアのパフォーマンスで Intel を圧倒することはできなかったかもしれませんが、より高いコア数、豊富な I/O、および優れたメモリ拡張機能により、より魅力的な単価の価値を提供しました。 Intel がより多くのコアを低価格で提供できれば、たとえ AMD の絶対的なパフォーマンスが優れていたとしても、Xeon 7 は特定の顧客にとって依然として競争力を維持できる可能性があります。
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