2023 年の IEEE 国際電子デバイス会議 (IEDM) で、インテルの研究者は、3 次元積層型 CMOS (相補型金属酸化膜半導体) トランジスタと裏面電源および直接裏面コンタクトを組み合わせた高度な技術を実証しました。同社はまた、裏面コンタクトなどの裏面電力供給における最近の研究開発のブレークスルーの拡張経路を報告し、同じ300ミリメートル（mm）ウェハ上（パッケージではなく）上でのシリコントランジスタと窒化ガリウム（GaN）トランジスタの大規模な三次元モノリシック集積を初めて実証することに成功した。
「EM時代に入り、4年間でプロセスノードが5つを超える中、継続的なイノベーションがこれまで以上に重要になっています。IEDM2023でインテルは、ムーアの法則を推進する研究の進歩を紹介し、最先端のテクノロジーを次世代モバイルコンピューティングにもたらし、さらなる拡張と効率的な電力供給を可能にする当社の能力を強調します。」
Sanjay Natarajan 氏、Intel 上級副社長兼コンポーネント研究部長
なぜ重要なのでしょうか?トランジスタのスケーリングとバックサイド電力は、より強力なコンピューティング能力に対する需要の急激な増加に対応するための鍵となります。インテルは毎年このコンピューティング需要に応えており、そのイノベーションが今後も半導体業界を推進し、ムーアの法則の基礎であり続けることを証明しています。インテルのコンポーネント研究グループは、トランジスタを積層し、裏面電力を新たなレベルに引き上げ、トランジスタのさらなるスケーリングと高性能化を可能にし、異なる材料で作られたトランジスタを同一ウエハ上に集積できることを証明することで、エンジニアリングの限界を押し広げ続けています。
左の画像は、電源線と信号線がウェーハ上で混合されている設計を示しています。右側に示されているのは、業界で初めて使用されたインテル独自の背面電源供給ネットワークである新しい PowerVia テクノロジーです。 PowerVia は、2021 年 7 月 26 日に開催された Intel Accelerator イベントで発表されました。このイベントで、Intel は、同社の将来のプロセスとパッケージング技術のロードマップを紹介しました。 (画像出典: インテル コーポレーション)
最近発表されたプロセス技術ロードマップでは、PowerVia裏面電源、高度なパッケージング用のガラス基板、FoverosDirectなど、同社の継続的なイノベーションの拡大が強調されており、これらの技術はすべてコンポーネント研究グループから生まれ、10年以内に生産開始される予定である。
IEDM2023 で、インテル コンポーネント リサーチは、より高いパフォーマンスを達成しながらシリコン上により多くのトランジスタを搭載することで、イノベーションへの取り組みを実証しました。研究者らは、トランジスタを効率的に積層することでスケールアップを続けるために必要な重要な研究開発分野を特定した。裏面電源および裏面コンタクトと組み合わせると、これらはトランジスタ アーキテクチャ技術の大幅な進歩となります。インテルは裏面電力供給を改善し、新しい 2D チャネル材料を採用しながら、2030 年までにムーアの法則を 1 兆個のトランジスタ パッケージに拡張することに取り組んでいます。
IEDM2023 で実証されたインテルの最新のトランジスタ研究結果により、ゲート ピッチが 60 ナノメートルという低い相補型電界効果トランジスタ (CFET) の垂直積層が可能になります。トランジスタを積層することにより、面積効率と性能上の利点が得られます。バックサイドパワーとダイレクトバックコンタクトも組み合わせています。これは、オールゲート トランジスタにおけるインテルのリーダーシップを強調し、RibbonFET を超えて革新し、競合他社に先んじる同社の能力を実証します。
インテルは 4 年間で 5 つのプロセス ノードを検討し、裏面電力伝送でトランジスタのスケールを継続するために必要な重要な研究開発領域を特定しました。2024 年に製造されるインテルの PowerVia は、裏面電力伝送を可能にする最初の製品になります。 IEDM2023 で、Components Research は、PowerVia を超えて裏面電源供給を拡張および拡大する経路と、これらの経路を実現するために必要な主要なプロセスの進歩を特定しました。さらに、この研究では、面積効率の高いデバイスの積層を可能にする裏面コンタクトやその他の新しい垂直相互接続の使用に焦点を当てています。