日経アジアによると、12月26日のニュースによると、高度なプロセスが進歩し続けるにつれて、新しいプロセスノードごとのコストが増加しており、その増加幅はますます大きくなっているという。研究機関インターナショナル・ビジネス・ストラテジーズ（IBS）の分析では、次世代2nmプロセスのコストは現在の3nmプロセスに比べて最大50％増加すると考えられている。最終的には、2nm ウェーハの価格は 30,000 ドルに達するでしょう。

IBS は、2nm ウェーハ月産 50,000 枚の生産能力を持つファブの建設コストは約 280 億米ドルであるのに対し、同じ生産能力を持つ 3nm ファブの建設コストは約 200 億米ドルであると見積もっています。

このうち、コスト増加の主な要因は、高価な ASMLEUV リソグラフィー装置の台数の増加です。

2nmプロセスは3nmプロセスに比べてトランジスタ構造が微細化されているため、本来の生産効率を維持しようとすると必然的により高度なプロセスの製造装置が必要となり、EUVリソグラフィー装置もその1つに過ぎません。現在、Apple はチップの量産に TSMC の 3nm (N3B) プロセスを使用している唯一の企業です。

IBSはさらに、Appleが2025年から2026年にTSMCのN2製造プロセスに基づくチップを発売する場合、TSMCのN2製造プロセスを使用して1枚の300mmウェハを処理するコストは約3万ドルとなり、TSMCのN3プロセスに基づく1枚のウェハのコスト約2万ドルよりも高いとIBSは推定している。

このウェーハ当たりのコストの大幅な増加により、このプロセス技術に基づくすべてのチップのコストも同程度増加することは避けられません。

さらに、IBS は、Apple の現在の 3nm チップの製造コストは約 50 ドルであると考えています。ただし、このコストの数字は、別の研究機関が報告したものよりも高くなっています。

Arete Researchは、Appleの最新3nmプロセスA17ProチップのDie(チップダイ)サイズは100mm^2から110mm^2の間であると推定しており、これは同社の前世代のA15(107.7mm^2)やA16のチップサイズ(A15より約5%大きい、約113mm^2)と一致している。

Apple A17Pro のチップ サイズが 105mm^2 の場合、300mm ウェーハには 586 個のチップを収容できるため、コストは非現実的な 100% の歩留まりで約 34 ドル、より現実的な 85% の歩留まりで約 40 ドルになります。

ウェーハあたり 30,000 ドル、歩留まり 85% の場合、105mm^2 チップ 1 個の製造コストは約 60 ドルですが、これは非常に大まかな見積もりです。 IBSは、将来の2nm「Appleチップ」の製造コストは50ドルから約85ドルに上昇するとみている。

主要なウェーハファウンドリ間の価格​​競争も 2nm チップの最終価格に影響を与えることは言及する価値があります。現在、TSMC、Intel、Samsungが2nmプロセスの量産を積極的に推進している。

計画によると、Intelは2024年上半期にIntel20Aを量産し、同年下半期にIntel18Aを量産する予定だ。どちらも、RibbonFET (GAA と同様) トランジスタ アーキテクチャと裏面電源 (PowerVia) テクノロジーに基づいています。関連製品は2025年上半期に発売される予定だ。

TSMCとサムスンはともに2025年に2nmプロセスの量産を計画している。最先端プロセスウェーハファウンドリ市場における現在のTSMCの独占と比較して、サムスンとインテルは価格競争を通じて市場で競争すると予想されており、これにより2nmウェーハの最終価格が予測モデルからある程度乖離する可能性もある。

もちろん、チップの製造コストはチップの総コストの一部にすぎません。最先端のプロセスを採用したチップの開発コストも非常に高額です。

IBS の予測によると、2nm チップにはソフトウェア開発だけで 3 億 1,400 万米ドル、チップの検証にさらに 1 億 5,400 万米ドルが必要になる可能性があり、これに関連する半導体 IP の購入コスト、テープアウトのコスト、その他のサポートインフラストラクチャと関連サービスのコストがかかります。総費用は7億2,500万米ドルに達する可能性がある。

さらに重要なのは、2nmプロセスでのチップ開発にはよりハイエンドの人材が必要ですが、そのようなハイエンドの人材は常に不足しているということです。メーカーとの直接的な競争はさらに人材コストの増加につながります。

上記の予測モデルは、既存の知的財産権を持たないチップ設計会社が 2nm チップを開発する場合のコスト予測モデルに基づいていることに注意してください。

実際には、2nmのような最先端プロセスのチップを開発できるメーカーは、自社開発のIPを比較的大量に蓄積していることが多く、これにより多くの外注IPのコストが削減される。

さらに、EDA メーカーが設計ツールに AI サポートを追加したことで、AI が複雑な設計プロセスを自動化し、チップの最適化と検証を加速できるようになり、それによってチップのコストが削減されます。