最近の IEDM カンファレンスで、TSMC は、2030 年までに 1 兆個以上のトランジスタをパッケージできる次世代チップ パッケージングのプロセス ロードマップをプレビューしました。これはインテルの長期ビジョンと一致しています。このような膨大なトランジスタ数は、高度なマルチチップ セット 3D パッケージングを通じて実現されます。しかし、TSMCはモノリシックチップの複雑性を高め、最終的には単一チップ上に2000億個のトランジスタの設計を達成することも目指している。
これには、TSMC が計画されている N2、N2P、N1.4、および N1 ノードを着実にアップグレードする必要があります。現在、マルチチップ セット アーキテクチャが注目を集めていますが、TSMC はパッケージング密度と生のトランジスタ密度を同時に高める必要があると考えています。 NVIDIA の 800 億トランジスタ GH100 GPU は、Cerebras のウェハレベル設計を除けば、現在入手可能なチップの中で最大のものの 1 つです。
しかし、TSMCのロードマップでは、その数を2倍以上にすることが求められており、まず1,000億個を超えるトランジスタのモノリシック設計、そして最終的には2,000億個のトランジスタを搭載することになる。もちろん、チップ サイズが大きくなるにつれて、歩留まりはより困難になるため、高度な小型チップ パッケージングが重要になります。
AMD の MI300X や Intel の PonteVecchio などのマルチチップ モジュール製品には、PVC の 47 チップを含む数十のチップが統合されています。 TSMCは、CoWoS、InFO、3Dスタッキング、その他多くの技術を通じて、この拡張を1兆個以上のトランジスタを収容するチップパッケージに拡張することを構想している。
最近、拡大率は鈍化していますが、TSMC は将来の密度ニーズを満たすためにパッケージングとプロセスで画期的な進歩を遂げることに依然として自信を持っています。ファウンドリへの継続的な投資により、次世代の半導体機能の解放が確実に進歩します。しかし、ロードマップがどれほど積極的であっても、最終的には物理学がタイムラインを決定します。