大量の測定データとエンジニアリングの詳細が、業界における最近のノイズに対するファーウェイの答えであるようだ。今年5月25日、ファーウェイ半​​導体のトップである何廷波氏は、ポスト・ムーア時代の半導体進化の新たな技術的道筋を見つける試みとして、中国科学院の科学論文プレリリースプラットフォームであるChinaXivで「マルチレベル電子システムのための時間最小化理論」のプレプリント（V1バージョン）を初めて公開した。

この理論は、過去数十年にわたってトランジスタの幾何学的サイズが縮小し続けてきた「幾何学的収縮」とは異なり、電子システムの継続的な進化の新たな目標として、「幾何学的収縮」を「時間（τ）収縮」に置き換えることを提案しています。 Logic Folding (ロジック フォールディング)、Unified Bus (ユニファイド バス)、Hi-ONE 光相互接続などのテクノロジを通じて、デバイス、回路、チップからシステムの複数のレベルへの信号伝播時間が継続的に圧縮され、パフォーマンス、エネルギー効率、システム統合の継続的な向上が達成されます。

7 月 3 日、He Tingbo は ChinaXiv で V2 バージョンをリリースしました。 V1 バージョンと比較して、新バージョンの論文の中核となる理論は変わっていませんが、大量の測定データとエンジニアリングの詳細が追加されており、今後数年間の Kirin プロセッサーと Ascend AI プラットフォームの進化ルートがさらに洗練されています。

先進プロセスの物理的境界に触れつつある世界の半導体業界にとって、これはこの文書のアップデートで最も注目すべき変化の 1 つでもあります。

Qilin を使用してτ 法則を検証する

「τ の法則とは何ですか?」に対するより多くの回答を提供する V1 と比較して、V2 バージョンでは、より多くのデータを使用して、この理論がどのように実装されるかを詳しく説明しています。

論文の中心で提案されている 3 次元ロジック フォールディングを例に挙げると、V1 では主に 3 次元スタッキングを使用してクリティカル パスを短縮し、RC 遅延を削減し、周波数とトランジスタ密度を増加させる基本的なアイデアを紹介しています。一方、V2 では、この技術が達成できる重要なエンジニアリング条件についてさらに説明しています。


この論文では、ハイブリッド ボンディングの間隔と上部金属層の配線間隔の関係を説明するために、「ギア比」の概念を追加しています。この論文では、垂直方向の相互接続間隔が最上部の金属層間隔に十分近い場合（ギア比が 3 より低く、理想的には 1 に近い場合）にのみ、設計空間を従来のマクロブロック レベルの離散最適化（離散最適化）からユニット レベルの連続最適化（連続最適化）に変換できると指摘しています。

この変化は、EDA ツールが、機能モジュールによって強制的に階層化する広範なアプローチによって制限されるのではなく、複数のアクティブ レイヤーを連続した全体として扱い、標準的な単位粒度でクロスレイヤーの協調設計を実行できるようになり、3 次元スタッキングの真の可能性を解き放つことができるため、非常に重要です。同論文はまた、この目標を達成するために、ファーウェイが超微細ピッチのハイブリッドボンディング、TSV収縮、積層精度制御などのプロセス開発に長年取り組んできたことも指摘している。

ファーウェイは V1 で、ロジックフォールディングによって駆動される将来世代の Kirin プロセッサの開発計画をリストしました。これに基づいて、V2 はトランジスタ密度と CPU 周波数の予測曲線を追加し、CPU パフォーマンスのコア周波数、トランジスタ密度、ロジック フォールディングの進化をより完全な定量的フレームワークに統合しました。モバイル側では、V2 は、最上位の金属層から M6 層 (高レベルの配線リソースの 30% 以上を解放できる)、およびマルチアクティブ層スタッキングの 2 層から 3 層および 4 層に段階的に移行する TSV の進化経路を明確に補完します。時期的には、Huawei Ascend 990 は 2030 年頃に論理フォールディングを導入する予定です。


ロードマップ自体と比較して、より大きな変更は、論文に追加された大量のエンジニアリング検証データによるものです。 V2 バージョンでは、同等のパフォーマンス条件下での Kirin 2026 と Kirin9030 Pro の間の実測比較が追加され、同じパフォーマンス目標の下での 2 つのチップの電圧、消費電力、電力密度の変化が示されます。データは、25°C の環境およびその他の性能目標の下で、Kirin 2026 は電源電圧を 1.1V から 0.9V に下げることができ、正規化された消費電力は 0.59 に低下し (つまり、消費電力は 41% 削減され)、正規化された電力密度は約 5.6% 低下することを示しています。

業界の観点から見ると、V1 は主にパフォーマンス結果を表示するのに対し、V2 はこれらの結果を達成する背後にある工学的制約、熱管理戦略、設計手法を補足し、τ 則を理論的枠組みから継続的に検証できる一連のチップ設計手法へと段階的に進化させることをさらに促進します。

チップからAIクラスターまで

モバイル端末に加えて、V2 バージョンでのもう 1 つの注目すべき変更点は、τ 則が単一チップから AI コンピューティング システム全体にどのように拡張されるかについて、より完全に説明されたことです。

ファーウェイは、大型モデルが進化し続けるにつれて、AIシステムが直面するボトルネックはもはや単一チップのコンピューティング能力だけではなく、コンピューティング、相互接続、ストレージ、電源などの複数のレベルの開発速度の徐々にの不均衡であると考えています。将来の AI インフラストラクチャが引き続きパフォーマンスを向上させたい場合は、単一のプロセス ノードの進化だけに依存するのではなく、システム レベルから時定数 τ を圧縮し続ける必要があります。


具体的な実装パスに関して、更新された文書では、システム内でのユニファイド バス、Hi-ONE、および 3D フォールディングの 3 つのテクノロジの分業とコラボレーションについて、複数の新しい概略図を使用してさらに詳しく説明しています。 3 つのテクノロジーは連携してさまざまなレベルで τ を最適化し、チップ、相互接続、AI クラスターに至るシステムレベルの協調設計を形成します。

さらに、V1バージョンでは、ファーウェイは、3次元論理分割に適応したEDAツールチェーン、ウエハ間プロセス偏差補償、垂直相互接続オーバーヘッド、システムエネルギー消費、新しいベンチマークテスト方法など、解決すべき一連の重要な問題も明確に提案した。同時に、熱センシング設計戦略とそれに対応する電力密度測定データが V2 で補足されます。

本稿執筆時点で、この論文は ChinaXiv プラットフォーム上で 260,000 回以上クリックされ、50,000 回以上ダウンロードされています。

注目に値するのは、ファーウェイが論文の2つのバージョンでτ法を成熟したソリューションとして説明していないが、進化し続け、業界チェーン全体にわたる協力が必要なエンジニアリングシステムとして位置づけていることである。

He Tingbo 氏は、今後 6 ～ 10 年で、τ を中心的な研究開発目標とする企業、科学研究チーム、産業生態学が、今後 10 年間のコンピューティング業界の発展パターンを支配することを期待していると述べました。

「今後10年間の技術開発の枠組みは明確になりましたが、一社では克服できない未解決の課題も多くあります。ツールチェーン、業界標準、性能ベンチマーク、デバイス物理学、ビジネスモデルなどの分野では、業界全体での協創が必要です。」彼・ティンボは言った。