要約:
ASML は顧客と協力して、次世代高 NA EUV リソグラフィ装置用のより大型のマスクを開発しています。これにより、システムが最大の AI およびデータセンター チップにより適したものになることが期待されています。同社は、既存のEUV装置は約800平方ミリメートルの面積のチップを印刷でき、これはNvidiaやGoogleなどのメーカーが先進的なデータセンターハードウェア向けに設計したプロセッサやアクセラレータをカバーするのに十分であると述べた。
高 NA EUV は、ASML の次世代のメイン リソグラフィ プラットフォームです。既存の EUV よりも微細なフィーチャを印刷できるため、チップ メーカーが高度なプロセスで高密度の設計を実現できるようになります。しかし、現在はより小さなマスクが使用されているため、1 回の露光で印刷できるチップ領域が制限されています。
この制限に対処するために、ASML は高 NA EUV を 12 インチ レチクル フォーマットに移行し、新しい装置がより大きなチップを処理し、既存の EUV 装置がすでに生産できる最大のデータセンター グレードのデバイス スケールをカバーできるようにすることを計画しています。リソグラフィ装置は、チップ パターンが描かれたマスクに光を通過させることにより、回路パターンをシリコン ウェーハ上に投影します。したがって、マスクのサイズによって、1 回の露光でどれだけのデザイン コンテンツをカバーできるかが直接決まります。
産業実装に関しては、Intel はノートブック チップで ASML の High-NA システムを使用していますが、TSMC と Samsung はまだこの装置をロジック チップの大規模量産に導入していません。 ASML は、2031 年により大型のマスクを使用したパイロット ラインの実証を予定しており、2033 年にこの技術を大量生産に導入する予定です。
ASML の最高技術責任者であるマルコ・ピータース氏はロイターに対し、業界のすべての関係者が協力して進歩できれば、これらのシステムの生産効率は 40% 向上すると予想されると語った。この動きは、高NA EUVの適用範囲を拡大することも目的としている。なぜなら、このタイプの装置は既存のEUVよりも高価で技術的に要求が厳しいと予想されており、チップメーカーは出力が十分に高い場合にのみそれを大規模に採用しようとするだろうからである。
業界のタイムラインは、高 NA EUV が初期の試験からより広範な生産計画に徐々に移行していることも示しています。 SKハイニックスは、12インチマスクの導入を促進するためのアライアンスに参加するかどうかを検討しており、DRAMの量産に高NA EUVを使用する目標時期を2028年に設定していると述べた。サムスンはまた、2028 年に大容量 DRAM の製造に高 NA EUV を使用する予定であり、TSMC は 2030 年から先端プロセス チップの大規模製造にこの技術を導入すると予想しています。
これらの開発は、ASML の大型マスク ソリューションが主に別のレベルの問題を解決していることを示しています。つまり、高 NA EUV がより高い解像度を提供するだけでなく、AI システムやクラウド インフラストラクチャで必要とされるますます大型化するチップ設計をサポートできるようになります。
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