要約:
ファーウェイの公式定義では、タオの法則は、外部の世界が誤って信じているような、単に複数のチップの物理的なスタックではありません。これは、このコア技術に対する世間の最大の誤解でもあります。ファーウェイの半導体事業無線端末チップ製品管理部門のディレクター、Xu Songyu氏は最近、技術解釈を公表した。
論理フォールディング テクノロジは、決して複数のチップを物理的に積み重ねるだけの単純なものではありません。その代わりに、システム全体の設計は、チップ設計の初期段階で 3 次元の観点から完成され、さまざまな機能が統合されます。高性能論理回路を3次元空間の最適な位置に配置し、複数のDIEを完全なチップとして扱うフルリンク協調設計により、最終的に信号配線の短縮とトランジスタ密度の増加という効果を実現し、性能と消費電力の二重のメリットを真に享受します。
正式に量産が開始された Kirin 9050 シリーズは、単一チップ内に 5,000 万以上のハイブリッド ボンディング ポイントと 500 万以上の有効な信号相互接続を備えています。前世代の製品と比較して、トランジスタ密度は直接的に 53.5% 増加しました。実際の使用経験に換算すると、パフォーマンスとエネルギー効率が非常に大幅に向上しています。
その中で、Kirin 9050 Pro の CPU 周波数は 12.7% 増加し、CPU ラージコアのエネルギー効率は 41% 増加し、GPU パフォーマンスは 40% 増加し、GPU エネルギー効率は 45% 増加し、NPU の計算能力は直接的に 140% 増加し、NPU エネルギー効率も 66% 増加しました。
ロジックフォールディング技術の中核を支える技術として、ハイブリッドボンディングの加工精度が最終的なフォールディング効果に直接影響します。ファーウェイは、効果的なロジックフォールディングを実現するには、チップの上部金属の間隔に対するハイブリッドボンディングの間隔の比率が 3 未満でなければならないと公に述べています。
Kirin 9050 Pro の上部金属間隔は 720nm で、対応するボンディング間隔は 2 ミクロン未満である必要があります。現在、ファーウェイは関連するプロセス精度を1.5ミクロンまで達成しており、2027年にはボンディング間隔を1ミクロンまで進めることができる予定です。このプロセスは今後も繰り返し最適化されていく予定です。
ボンディング間隔と上部金属間隔の比率が 1:1 に達すると、チップ内の重要な信号伝送経路が大幅に短縮され、エネルギー効率が新たなレベルに達します。同時に、間隔が狭くなったことで、より多くの高速信号チャネルに対応でき、多数の相互接続パスを追加し、より複雑なロジックフォールディング設計の実装をサポートできます。
Xu Songyu 氏はまた、次世代の Kirin 2027 チップが開発の準備ができていることも具体的に明らかにしました。公開解釈のリリース時点では、すべてのプロジェクトのテスト結果は期待どおりです。論理的な折りたたみテクノロジーのルートは、今後 10 年間の継続的な反復進化にとって完全に実現可能です。
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