要約:
ファーウェイの半導体事業部門の社長である何ティンボ氏は、最近「ファーウェイのτチップは溶けるはずだったのか?」という論文を発表しました。中国科学院の科学論文のプレリリースプラットフォームである ChinaXiv で。同氏は初めて、量産チップの実測データを用いて、3D積層では必然的に熱が発生するのではないかという業界の疑問に直接答えた。
この論文は、Logic Folding テクノロジーを使用した Kirin 2026 チップのトランジスタ密度が 1 平方ミリメートルあたり 1 億 5,500 万から 2 億 3,800 万に急増し、55% 増加したことを明らかにしました。この増加は、過去3年間の伝統工芸品の小型化の成果に相当します。
同じパフォーマンスの下で、NPU の消費電力は 66%、GPU の消費電力は 58%、CPU パフォーマンスのコア消費電力は 41% 低下しました。 NPU が同じ 29 TOPS の演算能力を維持した場合、周波数は 63% 低下し、電圧は 0.85V から 0.55V に低下し、電力密度は 73% 急落しました。
He Tingbo 氏は、チップのエネルギー消費のほとんどはトランジスタの計算ではなく、金属配線を介したデータ伝送に消費されていると指摘しました。ロジック フォールディングでは、平面回路を垂直にスタックし、長い水平トレースを非常に短い垂直相互接続に置き換えます。一般的なコア配線の長さは約 20% 短縮され、クリティカル パスは最大 70% 短縮されます。
トレースを短くすると相互接続容量が直接減少し、回路の動作電圧をさらに下げることができます。動的消費電力は電圧の二乗に比例するため、消費電力が大幅に増加します。あるモジュールのクロックバッファ数が43,600個から19,000個と半分以下に減りました。
熱管理の観点から、ファーウェイは熱を意識したゾーニングとレイアウト計画戦略を採用しています。設計段階で高出力回路の折りたたみを意図的に回避し、高出力サブシステムが空間的に隣接することを防ぎます。最も多くの熱を発生するモジュールは、熱放散経路が最も明確な場所に配置されます。
Kirin 2026 は、論理フォールディングを採用した最初のモバイル SoC です。 1.5 ミクロンのハイブリッド ボンディング ピッチを使用して、5,000 万個の垂直相互接続を実現します。ファーウェイは、これらのパフォーマンスの違いは完全にアーキテクチャの変更によるものであり、新しいフォトリソグラフィープロセスは使用していないことを強調しています。
ただし、論理折りたたみはすべてのモジュールで一貫して実行されるわけではなく、コンピューティング ユニットが異なると利点は大幅に異なります。
DSP モジュールの総消費電力は 25% 減少しましたが、同時にチップ面積が 40% 減少したため、電力密度は 24% 増加しました。 Kirin 2027 はこの問題を解決しました。ただし、CPU パフォーマンス コアの利点はシリアル コンピューティングの特性により比較的限定的であり、消費電力は 41% 削減されます。
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