要約:
近年、ファーウェイが提案したロジックフォールディングチップアーキテクチャが再び半導体業界の注目を集めています。ファーウェイが以前に発表したデータによると、チップの内部論理回路を再構成し、垂直三次元レイアウトを行うことで、信号伝送経路を大幅に短縮し、クロックネットワークに必要なバッファの数を大幅に削減できることが示されている。しかし、半導体業界の専門家らは、このアーキテクチャは信号伝送コストの一部を削減できるものの、3Dチップの最も難しい放熱問題を根本的に解決することはできず、これがさらなる規模の拡大にも大きな障害となる可能性があると指摘している。
ロジックフォールディングは、米国の先端半導体技術に対する制限を背景にファーウェイが提案したチップ設計手法です。その核となるアイデアは、単により高度なフォトリソグラフィプロセスに依存してトランジスタを縮小するのではなく、チップ内のロジックユニットを再配置し、元々主に2次元平面に配置されていた回路を垂直方向に移動することで、チップ内の信号の伝播距離を短縮することです。
このアイデアは、ファーウェイが提案した「タウ スケーリングの法則」に基づいています。従来のムーアの法則は主にトランジスタのサイズとトランジスタの数に焦点を当てていますが、ファーウェイが提案したTau Scalingは信号伝播時間と内部チップの相互接続距離にさらに注目し、データ伝送経路を短縮することでパフォーマンスとエネルギー効率を向上させることを期待しています。
ファーウェイが公開したテストデータでは、ロジックの折りたたみにより一部の重要なロジック パスを大幅に短縮できます。中でも、クロック ネットワークは重要な最適化対象の 1 つです。最新の高性能プロセッサには膨大な数のロジック ユニットが含まれているため、クロック信号は複雑なクロック ツリーを介してチップのさまざまな領域に伝播する必要があり、信号品質を確保するために多数のクロック バッファを配備する必要があります。
ファーウェイのデータによると、ロジック フォールディングを通じて関連回路を再編成した後、処理モジュール内のクロック バッファの数を約 43,600 から 19,000 に削減でき、これは 50% 以上削減できることが示されています。
同時に、クロック関連配線の長さも大幅に短縮できます。ファーウェイが発表したデータによると、一部の設計ではクリティカルパスを最大70％短縮でき、全体の信号パスは平均約20％短縮できるという。
その背後にある原理は複雑ではありません。チップ内の信号線が長くなると、寄生抵抗と寄生容量が大きくなり、これらの信号線を駆動するために必要なエネルギーが増加します。信号伝播距離を短くすることで、相互接続によって生じる容量性負荷が軽減され、動的消費電力が削減されます。
クロック信号はチップ全体に継続的に伝播する必要があるため、クロック ネットワークはこの最適化に特に適しています。プロセッサが実際に多くの計算を実行していない場合でも、クロック ツリーは依然としてかなりの電力を消費する可能性があります。したがって、クロックバッファの数とそれに伴う配線長を削減できれば、トランジスタの製造プロセスを変更することなく、一定の電力利得を達成することが可能となる。
これは、Huawei が Logic Folding が従来のチップのスケーリングのボトルネックを突破できると信じている重要な理由の 1 つでもあります。高度なフォトリソグラフィー技術のみに依存する場合と比較して、チップの内部構造を再設計することで、理論的には既存の製造プロセスに基づいてパフォーマンスとエネルギー効率を向上し続けることができます。
しかし、問題は、チップが 2 次元領域だけを持っていないことです。多数の高電力論理回路を垂直に積層すると、チップの単位体積あたりの電力密度が急速に増加します。従来の 2 次元チップの主な放熱経路は、シリコン チップの表面からヒート シンクに熱を伝導することです。 3 次元チップでは、内部ロジック層が外部の放熱構造から遠く離れているため、発生した熱が放散されにくくなります。これは、半導体専門家がロジックフォールディングに関して抱く最大の懸念の 1 つでもあります。
2 つ以上の高出力ロジック層を積み重ねた場合、チップ全体の総消費電力が減少したとしても、単位体積あたりに発生する熱は大幅に増加する可能性があります。特に、CPU コア、GPU コンピューティング ユニット、NPU などの高電力消費モジュールが重複した位置に配置されている場合、非常に明らかなローカル ホット スポットが形成されます。
ホットスポット温度が高すぎると、チップは動作電圧を下げたり、周波数を下げたり、性能を積極的に制限したりする必要があります。そうしないと、トランジスタの寿命とチップの信頼性に影響を与える可能性があります。したがって、理論上のパフォーマンスの向上は、最終的には熱の制限によって相殺される可能性があります。
Huawei 自身も、放熱が Logic Folding のさらなる開発における中心的な課題の 1 つであることを認めています。積層数が増加するにつれて、チップ表面に熱を伝導するために金属材料に依存する従来の受動的冷却方法では、需要を満たすことがますます困難になります。
ファーウェイは現在、チップの上面と下面により効果的な熱伝導経路を確立することを期待して、ダイヤモンド放熱層やマイクロ液体冷却チャネルなどのソリューションを検討しています。関連する研究計画では、内部で発生した熱を直接取り除くために、チップ内またはパッケージ構造内にミクロンスケールの液体冷却チャネルを追加することも検討されています。
しかし、これにより製造に新たな複雑さが生じます。三次元積層とは、単に 2 つのチップを上下に貼り合わせることではありません。異なる層間で高速通信を実現するには、非常に高密度の垂直相互接続構造が必要であると同時に、製造中のウェーハ接合、熱応力、歩留まり、温度制限などの問題にも対処します。
ファーウェイの新世代チップの最近の分解では、Logic Folding が銅対銅のハイブリッド ボンディングで接続された 2 つの垂直に積層されたチップ層を実際に使用していることが確認されました。関連する構造には多数の垂直相互接続チャネルがあり、2 つのチップ層が共同して CPU、GPU、NPU、およびその他の機能モジュールを担っています。
この構造により、信号パスを大幅に短縮できます。これは、相互接続の消費電力を削減するためのロジック フォールディングの基礎でもあります。しかし、「信号経路が短くなること」と「チップが放熱しやすくなる」ことは全く別の問題です。
実際、これは、ロジック折りたたみが従来の高度なプロセスと競合する際に最も直面する必要がある矛盾かもしれません。より高度なフォトリソグラフィープロセスを使用してトランジスタを縮小すると、静電容量と動作電圧を一部削減しながらトランジスタ密度を高めることができます。一方、ロジックフォールディングは空間再配置を通じて密度をさらに向上させます。後者はフォトリソグラフィープロセスのいくつかの制限を回避できますが、限られた三次元空間にますます多くの加熱ユニットが集中することになります。
一部の業界専門家が、現時点ではロジック フォールディングが高度なフォトリソグラフィ プロセスの完全な代替ではなく、むしろ「補償技術ルート」に近いと考えているのはこのためです。
ファーウェイが現在発表しているデータは、新しいアーキテクチャがトランジスタ密度と動作周波数を高めながら、一部のモジュールの消費電力を削減できることを示しています。ただし、より高性能、大規模、より多くの層を積層してもこれらの利点を維持し続けることができるかどうかは、さらに多くの実際の製品と独立したテストを検証する必要があります。
Apple や Qualcomm などの企業が現在、Logic Folding とまったく同じ設計ルートを採用していないことは特に注目に値します。 Apple、Intel、Qualcomm、その他の先進的なチップ メーカーも、3D パッケージングとチップ スタッキングの研究を積極的に行っていますが、通常、ダイ、3D キャッシュ、ハイブリッド ボンディングを使用して、異なる機能モジュールを独立したチップ上に配置し、高度なパッケージング技術によってそれらを結合します。
このアプローチの重要な利点は、さまざまなチップ層での消費電力と熱放散をより柔軟に調整できることです。たとえば、高電力コンピューティング ロジックを熱を放散しやすい場所に配置し、キャッシュや I/O などの低電力モジュールを他の層に配置することができます。
Huawei Logic Folding は、チップ自体のロジック レイアウトをさらに変更し、従来の 2 次元ロジック回路を垂直方向にさらに拡張しました。したがって、より短い内部相互接続距離を得ることができますが、より大きな熱管理圧力にも耐えられます。
ただし、これは Apple と Qualcomm がロジック フォールディングに興味がないという意味ではありません。それどころか、3D 集積化が半導体産業の将来の重要な方向性となる中、ロジック フォールディングに含まれるロジック垂直設計、超高密度相互接続、および信号経路短縮のコンセプトは、それ自体に一定の技術的価値があります。
本当の問題は経済性と実際の利益です。 TSMCの最先端プロセスを使用できるAppleとQualcommにとって、高度なリソグラフィーによってより高いトランジスタ性能とエネルギー効率が得られる場合、ロジックフォールディングを実現するための追加の設計の複雑さ、製造コスト、放熱の問題は十分に魅力的ではない可能性があります。
高度なリソグラフィー装置によって制限されているファーウェイの場合、状況はまったく異なります。アーキテクチャの革新によって既存の製造プロセスの実際の利用効率を向上させることで、最先端の EUV 装置に自由にアクセスしなくてもチップのパフォーマンスを向上し続けることができます。したがって、ロジックの折りたたみには非常に明確な戦略的価値があります。
現在、ファーウェイはロジックフォールディングを論文や技術デモンストレーションから商用チップの段階まで進めており、新世代のキリンプロセッサには関連技術が採用されています。これは、今後数年間がこのアーキテクチャの真価を試す重要な時期となることを意味します。
ファーウェイが熱放散、製造歩留まり、EDAツールなどの問題を解決し、信頼性とコストを制御可能に保ちながらロジックフォールディングをより多くの積層層にさらに拡張できれば、このテクノロジーは真に従来のムーアの法則を超える重要なチップスケーリングルートとなる可能性があります。
しかし、積層数が増加するにつれて熱密度が急速に上昇し、最終的にチップの周波数と消費電力の削減を余儀なくされた場合、3 次元トランジスタの密度を高めることによってロジック フォールディングによって得られる理論上の利点が、熱放散の問題によって部分的に、または大幅に相殺される可能性があります。
したがって、現時点でのロジック折りたたみの最も正確な評価は、高度なプロセスを突破したということでもなく、実用的な価値がないということでもなく、非常に有意義なアーキテクチャの探求を表しているということです。ファーウェイは、チップの内部空間レイアウトを再設計することで、信号経路を大幅に短縮し、相互接続のオーバーヘッドを一部削減できることを証明しました。この技術の上限を実際に決定するのは、三次元積層によって引き起こされる熱放散と製造上の問題を解決しながら、これらの理論上の利点を持続可能なパフォーマンスの向上にどのように変換するかということです。
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