要約:
IBM とシーメンスは、IBM が今年発表した NanoStack トランジスタ アーキテクチャを推進する共同研究を発表しました。これは、次世代チップの設計、シミュレーション、製造に必要なツールとプロセスの開発に焦点を当てています。 IBMは半導体デバイス技術を担当し、シーメンスは電子設計の自動化、プロセス・シミュレーション、リソグラフィーの最適化、高度な製造ソフトウェアの機能に貢献する。両社は、実際にチップを製造する前に、パフォーマンスをシミュレートし、設計を最適化し、処理上の問題を特定するための、より洗練された仮想モデルを構築することを計画しています。
NanoStack の核となるアイデアは、従来横に並べて配置されていたトランジスタを垂直スタックに変更し、異なる層を千鳥状に配置することで、2 次元平面上でトランジスタ間の距離を縮小し続けるという限界を突破することです。 IBMは、新しいアーキテクチャでは各層に異なる材料の組み合わせを使用して、トランジスタの性能と消費電力をそれぞれ最適化できると述べた。 N型トランジスタとP型トランジスタを積み重ねることにより、設計者は材料や配線方法をより柔軟に選択することもできます。 IBMは、これを業界初の既知のナノシートベースの三次元トランジスタ設計と説明している。
今年 6 月、IBM は 7 ナノメートル (0.7 ナノメートル) 技術の研究結果を発表し、爪ほどの大きさのチップ上に 2 ナノメートルのチップの約 2 倍の密度で 1,000 億個近くのトランジスタを集積できると発表しました。 「0.7 ナノメートル」はテクノロジー ノード名を指しており、チップ内の各トランジスタの実際のサイズではありません。 IBMが発表した論文結果では、同社の2ナノメートルノードと比較して、新技術は最大で約50%のパフォーマンス向上をもたらし、同等のパフォーマンスの場合にはエネルギー消費を約70%削減できると見積もっている。他の研究では、NanoStack アーキテクチャにより SRAM 領域を約 40% 削減できることが示されています。これらの数値は、IBM の研究技術による計算と予測に属するものであり、量産製品の実際に測定されたパフォーマンスではありません。
IBM は以前、研究チームが極薄誘電体接合、デュアルチャネルエンジニアリング、常時スイッチング CMOS インバーターなどの実験を通じて、NanoStack 構造の実際の製造とコンピューティングの実現可能性を検証したと述べました。しかし、実験室サンプルから量産に移行するには、ウェーハの接着と位置合わせ、層間の放熱、微細配線、裏面電源、三次元検査などの問題を解決する必要があります。 IBMは早ければ今後5年以内に生産段階に進む可能性があるとしているが、今回のシーメンスとの提携発表では具体的な開発スケジュールや投資額、商用量産顧客などは明らかにされていない。
この協力の焦点は、新しいチップが生産されたことを発表することではなく、複雑な 3 次元トランジスタの設計、シミュレーション、製造を可能にするツールチェーンを確立することです。 IBMとシーメンスは、デバイス物理学、チップ設計ソフトウェア、製造プロセスを協力して最適化し、次世代のNanoStackと7ナノメートルノードを超える技術研究開発の基礎を築くことを期待している。
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