Intel幹部らは、同社の技術力はTSMCに近く、高開口数EUV戦略が重要な交渉材料とみられていると述べている。

要約:

インテルの幹部らは最近、公開インタビューで、高度なプロセス技術における同社と TSMC の差は「わずか数パーセント」まで縮まったと述べた。今後、業界リーダーに追いつくための最大の課題は、もはや技術そのものではなく、競合他社に匹敵する製造規模と生産能力体制をいかに確立するかである。

Dwarkesh ポッドキャストの中で、インテルの最高技術責任者である Pushkar Ranade 氏は、純粋なテクノロジーとパフォーマンスの観点から見ると、インテルと TSMC との距離はすでにかなり限られていると指摘しました。同氏は、同社が直面する中心的な課題は先端プロセスの生産規模を拡大することであり、このプロセスが完了するには長い時間がかかると考えている。言い換えれば、競争環境を決定するのはプロセスノード自体だけではなく、先進的なチップをより大規模に安定的かつ経済的に生産できるかどうかです。

同時に、インテルの副社長兼製造開発・顧客協力部門ゼネラルマネージャーの Chris Os 氏は、同社の高開口数極端紫外リソグラフィー (高 NA EUV) テクノロジーのレイアウトに焦点を当てました。同氏は、IntelがBackside Power Delivery技術を初めて採用したため、高NA EUV装置を利用する際に同社には独自の利点があると述べた。

高 NA EUV は、次世代チップ製造の重要な技術として広く認識されています。既存の EUV 装置と比較して、その高い開口数によりリソグラフィーの解像度が向上し、チップメーカーはより少ない露光ステップでより微細な回路パターンを完成させる機会が得られます。これにより、製造の複雑さが軽減されるだけでなく、製造コストも削減されることが期待されます。同報告書では、この技術が約8ナノメートルから16ナノメートルのピッチ範囲内で高度なパターン製造をサポートでき、将来の高密度チップ設計をサポートできると指摘している。

Chris Os 氏は、Intel が採用した裏面電源アーキテクチャは、もともとウェーハの表面にあった電源ネットワークをウェーハの裏面に移すことで、表面トランジスタとデータ伝送線のレイアウトのためにより多くのスペースを解放できると説明しました。この設計により、フロントエンドのライン間隔の圧力が効果的に軽減され、フォトリソグラフィープロセス中にチップ設計の許容スペースをより緩やかにすることができます。

同氏によると、裏面電源技術のおかげで、インテルは高 NA EUV を直接使用して、関連するグラフィックスの製造を完了できるとのことです。 TSMC は同じ電源アーキテクチャを採用していないため、一部の設計ではより狭いライン間隔を維持する必要があります。したがって、高NA EUVに完全に依存して生産を完了することはできません。目標を達成するには、依然としてデュアルパターニング EUV プロセスに依存する必要があります。

同氏はさらに、インテルの次世代 14A プロセスが現在、プロセス設計キット (PDK) のオプションとして顧客に提供されていることを明らかにしました。このプロセスを採用するかどうかについては、顧客のニーズに応じて個別に協議および協力していきます。

業界は、この声明がインテルが 14A ノード周辺で高 NA EUV 展開を積極的に推進していることをさらに示していると考えています。高NA EUVは18Aプロセスで初めて採用されるのではないかという噂が市場ではあったが、今回公開された情報から判断すると、14AはIntelの次世代先端プロセスプラットフォームの主要計画の1つとなった。

世界の半導体業界での競争が激化し続ける中、インテルは裏面電源、高開口数 EUV、新世代 14A プロセスなどのテクノロジーを組み合わせて競争上の優位性を再確立しようとしています。同社幹部らは技術レベルではTSMCに近づいていると信じているが、最先端プロセスの大規模生産、顧客環境、生産能力の拡大という点で、インテルは依然として長期的かつ困難な課題に直面している。