チップ製造プロセスが進歩し続けるにつれて、単一チップ上のトランジスタの数は増え続けており、今日では数万から数百億に達しています。長い間、トランジスタ密度を高めることが集積回路の大規模化を実現する主な方法であり、当社はチップ製造プロセスの改良に重点を置いてきました。しかし、プロセスが物理的な限界に近づくと、この道はもはや持続可能ではなくなります。マルチチップパッケージング技術の出現により、トランジスタの数と回路規模を増やす別の方法が提供されました。


TSMC が IEDM で最近発表したチップ技術ロードマップと同様に、3DHeteroIntegration と MonolithicIntegration という 2 つの異なるチップ統合方法があります。

1. 3DHeteroIntegration、異種 3D 統合テクノロジー。機能の異なる複数のベアチップ（チップレット）を垂直に積層し、相互接続することでチップスタッキングを実現する実装・配線技術です。利点は、異なるプロセス ノードのチップを混合して適合させることで、より高いパフォーマンス密度を実現できることです。

2. モノリシック・インテグレーション、つまりシングルチップ統合テクノロジー。統一された製造プロセスを使用して、さまざまな機能を持つ回路コンポーネントをシリコン基板上に集積し、単一の大規模で複雑なチップを製造します。利点は、信号伝送が高速になり、チップ間の相互接続のボトルネックがなくなることです。

どちらも大規模集積回路を実現するための重要な方法です。 3DHetero Integration はパッケージング技術に依存しますが、Monolithic Integratio はプロセス技術に依存します。両者の複合効果により、TSMC は 2030 年頃には 1 兆個を超えるトランジスタを統合するチップ ソリューションを実現すると予想しています。単一チップ内のトランジスタ数も 2,000 億個に急速に増加しており、プロセス技術は 1 ナノメートルに達します。


現在最大の単一チップは Apple の M3Max です。このチップのトランジスタ数は 920 億個に達し、最先端の TSMC 3nm プロセスを使用して製造されています。以前のプロセス ノード (TSMC 4nm) では、最大の単一チップは NVIDIA の H100 GPU で、コアに 800 億個のトランジスタが統合され、チップ面積は 814 平方ミリメートルでした。


マルチチップ統合ソリューションに関しては、主に AMD と Intel のデータセンター アクセラレータ カードに搭載されています。たとえば、AMDが今年発売したInstinctMI300XAIアクセラレータカードは、TSMC SoIC3Dチップ間スタッキングとCoWoS高度パッケージング技術を使用して、5/6nmプロセス（HMBとI/Oは6nm）の12個の小型チップを統合しています。トランジスタの数はなんと1,530億個にも達します。 Intel の PonteVecchio には 47 個の FPGA および HPC アクセラレータ チップが統合されており、チップ全体には 1,000 億個という驚異的なトランジスタが含まれています。


↑インテルポンテヴェッキオ

一般ユーザー向け製品では、AMDがIntelよりも早くマルチチップパッケージング技術を採用した。 2017 年にリリースされた EPYC サーバー プロセッサの時点で、AMD はマルチチップ モジュール (MCM) ソリューションを使用して、複数のチップレベルのコンポーネントを同じプロセッサ パッケージに統合しました。 2019年、この技術は民生用プロセッサーのRyzenシリーズに適用された。 Zen2アーキテクチャを採用したAMD Ryzen 3000シリーズでは、初めてチップ分離設計が採用されました。コア部分にはより高コストのTSMC 7nmが使用され、IO部分には12nmが使用されました。最後に、コア部分と IO 部分が同じ基板上に統合されました。


↑AMDRyzen8000

その後、AMD はチップレット アーキテクチャの最適化を続け、パフォーマンスと費用対効果の点で明らかな優位性をもたらし、商業的に大きな成功を収めました。

対照的に、インテルは、2024 年末にリリースされた Core Ultra プロセッサーまで、民生用製品にマルチチップ統合パッケージング技術を使用していませんでした。AMD の Ryzen シリーズよりわずかに遅れていますが、これは、x86 チップ メーカーがマルチチップ時代に完全に参入したことを示しています。


↑インテルコアウルトラ

Core Ultra には、ComputeTile、GraphicsTile、SoCTile、I/OTile という 4 つの小型チップがあり、これらはインテルの Foveros3D パッケージング テクノロジを通じて相互に接続され、コア アーキテクチャ上で異種統合を実現します。


Intelによると、Foveros3Dパッケージング技術の中核は、マイクロコンタクト（マイクロバンプ）を介してロジックチップ基板上に露出した複数のチップを垂直に積層し、TSV（スルーホール）を使用してチップ間の垂直信号相互接続を実現することだという。この垂直 3D 実装方法は、異種チップの混合実装とマッチングを実現します。スペース効率とパフォーマンス密度が非常に高いため、チップ設計の柔軟性が大幅に向上します。

マルチチップ統合パッケージング技術が現在、そして今後 5 年間においてもチップ開発にとって重要な技術となっているのは疑いの余地がありません。また、これまでのパッケージング技術の進化にも興味が湧きます。

チップパッケージングの開発経緯と代表製品：

1.DIP パッケージ: 1970 年代から 1980 年代に普及したデュアル インライン パッケージ。代表的な製品は 8086CPU です。

2. PGA パッケージ: Intel80486 で普及した接続穴付きパッケージ。

3.PQFP パッケージ: 1990 年代と 2000 年代のマイクロプロセッサで使用されたプラスチック クワッド フラット パッケージ。

4. BGA パッケージ: ボール グリッド アレイ。代表的な製品として Pentium を使用し、1990 年代半ばから後半に普及しました。

5. FlipChipCSP: IntelCore および AMDAthlon シリーズ CPU で使用されるフリップ チップ チップ スケール パッケージ。

6.MCM パッケージング: マルチチップ モジュール パッケージング、EPYC サーバー プロセッサ。

7. チップレット パッケージング: Zen4 や Intel Ponte Vecchio などの最新のプロセッサおよび AI アクセラレータ用。

チップが小型化され、より高機能になるにつれて、電気的性能とコストのニーズを満たすためにパッケージング技術は進化し続けています。これらのさまざまなパッケージングおよび相互接続技術も進化と革新を続け、AI やハイパフォーマンス コンピューティングなどのアプリケーションの継続的なニーズを満たすために、異種融合チップのより高いパフォーマンスと複雑さの実現を業界で推進します。製造プロセスとパッケージングの協調的な開発も、電子情報産業に新たな成長の余地を切り開くでしょう。