ここ数年、高性能化、高機能化、実装技術の高度化に伴い、CPUの面積もますます大きくなってきています。たとえば、現在のインテル LGA 1851/1700 プラットフォーム CPU の上部統合ヒートシンク (IHS) の面積は、過去の LGA 1200/1151 プラットフォームよりも大幅に大きくなっています。これにより、一体型ラジエーターの設計と設置もますます困難になります。熱の蓄積や反りはCPUの放熱に影響を与え、パフォーマンスに影響を与える可能性があります。
Wccftech によると、Intel の研究者は、高度なパッケージングを使用してチップのより経済的かつ効果的な放熱を実現する新しい方法を模索しているとのことです。 Intelの研究者が発表した論文によると、ファウンドリ部門のエンジニアは、チップパッケージングのコスト効率を高め、製造を容易にするだけでなく、高出力チップの放熱性を向上させる、新しい統合ヒートシンク分解設計を研究したという。
この新しい方法は、多層スタックおよびマルチチップ設計のパッケージ化されたチップに適しています。反りを約 30% 削減し、サーマルインターフェースマテリアルの空隙率を 25% 削減できます。また、これによりインテルは、従来の方法では製造できず、過剰なコストのために放棄されることのない「超大型」の高度なパッケージチップを開発できるようになります。
インテルは、統合されたヒートシンクを、標準的な製造プロセスを使用して組み立てることができる個別の単純なコンポーネントに分割します。サーマルインターフェースマテリアルの性能を向上させるために、最適化された接着剤、フラットシート、改良された補強材も使用されています。チップ設計がより複雑かつ大型になり、7000mm2 の制限を超えると、統合ヒートシンクには複雑な段付きキャビティと複数の接触領域が必要となり、加工が困難になりコストが高くなります。現時点では、新しいアプローチの利点がわかります。
Intelが提案した新方式ではパッケージのコプラナリティが約7%向上し、チップ表面がより平坦になるという。この研究は、インテルが将来、高度なプロセスおよびパッケージング技術を利用して超大面積パッケージングチップを開発する上で重要な役割を果たすことになる。インテルのエンジニアは、このアプローチを他の特殊な冷却ソリューションにどのようにさらに適用できるかを模索しています。