要約:
国内 DRAM メーカー長新科技の次世代メモリ技術プラットフォーム G6 の技術指標予測が最近リークされました。
この計画では、Changxin が引き続き DUV リソグラフィープロセスを使用して G6 世代メモリを製造し、早ければ 2028 年に発売される予定であることが示されています。チップユニット面積は、G5 世代の 0.00128205 平方ミクロンから 0.000896 平方ミクロンにさらに縮小され、30% 削減されます。
EUV リソグラフィー装置がない中、Changxin は DUV プロセスの組み合わせを徹底的に最適化することで、このテクノロジーの物理的限界に近づいています。
X プラットフォーム技術者 Frederick Chen が発表した予測データによると、G6 の単位面積の縮小は、193nm DUV 液浸リソグラフィー装置の最適化を継続し、自己整合四重パターニング (SAQP) テクノロジーと組み合わせることによって達成され、一部のレベルでは自己整合ダブルパターニング (SADP) プロセスが使用されます。
プロセス ノード指標の観点から、G6 の WL (ワード線) 間隔は G5 の 33.3 ナノメートルから 28 ナノメートルにさらに狭まり、BL (ビット線) 間隔は 38.5 ナノメートルから 32 ナノメートルに減少し、AA (アクティブ エリア) 間隔は 23.9 ナノメートルから 20 ナノメートルに減少します。
フォトレジスト ソリューションも同時にアップグレードされます。 AAカッティング層は193i LE4から193i LE4またはX-SADPにアップグレードされ、ビット線コンタクト層にもX-SADPオプションが導入されます。
接合プロセスの最初の導入は、G6 計画の中で最も重要な技術的変数です。
予測表では、G6 の M0 層は「193i LELE ボンディング済み」とマークされています。これは、Changxin がウェーハレベルのハイブリッドボンディングを使用して DRAM ストレージアレイを周辺ロジック回路から切り離し、その後相互接続をスタックすることを計画していることを意味します。このアイデアは、Changxin の 4F² アーキテクチャ上の技術的なレイアウトと非常に一致しています。 Changxin Technology の社長である Cao Kanyu 氏は、第 4 回 Integrated Chip and Chip Conference で、4F² アーキテクチャの中核となるブレークスルーの 1 つは、DRAM を CMOS プロセスから分離し、ウェーハレベルのハイブリッド ボンディングを通じて高速相互接続を実現することであると明らかにしました。これは、DRAM にとって 2 次元のスケーリングから 3 次元の統合への重要な転換点です。 Changxin は、このテクノロジーを組み込んだ新世代の DDR5 RDIMM 製品を今年末までに発売する予定です。
G6 は、6F² メモリ チップ構造の最後の世代の製品である可能性があります。この予測では、
Changxin が 3D メモリ技術を事前にレイアウトしており、その 3D DRAM 積層層は 64 層以上に達する可能性があると指摘しています。 2030 年以降に発売される G7 世代の製品は、4F² 構造または 3D メモリ アーキテクチャに移行する可能性があると予想されます。
コメント